[发明专利]基于存内计算的多比特全加器、多比特全加运算控制方法有效
| 申请号： | 201910713923.4 | 申请日： | 2019-08-02 |
| 公开（公告）号： | CN110597484B | 公开（公告）日： | 2021-08-13 |
| 发明（设计）人： | 康旺;张留洋;赵巍胜;张有光 | 申请（专利权）人： | 北京航空航天大学 |
| 主分类号： | G06F7/501 | 分类号： | G06F7/501;G06F7/503;G06F7/57 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 王涛;任默闻 |
| 地址： | 100191*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供一种基于存内计算的多比特全加器、多比特全加运算控制方法，该多比特全加器中，非易失性存储单元阵列存储数据并响应于控制信号对其内存储的数据、其上加载的数据执行逻辑运算；该行译码器、该列译码器对该非易失性存储单元阵列进行行列译码；该读写电路用于对该非易失性存储单元阵列进行读写操作；该移位寄存器用于对来自该读写电路的数据进行移位操作，进位寄存器用于暂存该多比特全加器执行全加过程中产生的最高位的进位，通过采用该多比特全加器结合运算控制方法，能够基于存内计算实现多比特操作数之间的全加运算，操作步骤简洁，所需控制信号简单，运算效率高，具有较低的时延和功耗以及电路复杂度。 | ||
| 搜索关键词： | 基于 计算 比特 全加器 运算 控制 方法 | ||
【主权项】：
1.一种基于存内计算的多比特全加器，其特征在于，包括：非易失性存储单元阵列、读写电路、行译码器、列译码器、进位寄存器以及移位寄存器；/n所述非易失性存储单元阵列包括：多个阵列排布的非易失性存储单元；/n每列非易失性存储单元均通过一字线连接所述列译码器，每行非易失性存储单元均通过一位线连接所述行译码器，每行非易失性存储单元的位线和源线均连接所述读写电路，所述读写电路以及所述进位寄存器均连接所述移位寄存器；其中：/n所述非易失性存储单元阵列用于存储数据并响应于控制信号对其内存储的数据、其上加载的数据执行逻辑运算；/n所述行译码器以及所述列译码器用于对所述非易失性存储单元阵列进行行列译码；/n所述读写电路用于对所述非易失性存储单元阵列进行读写操作；/n所述移位寄存器用于对来自所述读写电路的数据进行移位操作，并将移位后的数据反馈至所述读写电路；/n所述进位寄存器用于暂存该多比特全加器执行全加过程中产生的最高位的进位。/n
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