[发明专利]具有部分碳化硅/硅半导体材料异质结的VDMOS及其制作方法有效
| 申请号： | 201910754051.6 | 申请日： | 2019-08-15 |
| 公开（公告）号： | CN110518069B | 公开（公告）日： | 2020-10-13 |
| 发明（设计）人： | 段宝兴;王夏萌;杨鑫;张一攀;杨银堂 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/267;H01L29/06;H01L21/336 |
| 代理公司： | 西安智邦专利商标代理有限公司 61211 | 代理人： | 胡乐 |
| 地址： | 710071*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明提出了一种具有部分碳化硅/硅半导体材料异质结的VDMOS及其制作方法，该异质结VDMOS器件主要特点是在外延层上形成部分具有碳化硅材料与硅材料相结合的异质结，采用硅成熟工艺形成VDMOS器件的有源区，相比于碳化硅材料，热生长氧化层与硅表面的界面质量更高，使得反型层迁移率高，也不会在栅氧化层产生很高的电场引起烧毁，而利用碳化硅半导体材料的高临界击穿电场，抬高了器件的纵向电场峰，器件可承担更高的击穿电压，同时碳化硅半导体材料的热导率高，更有利于器件散热。 | ||
| 搜索关键词： | 具有 部分 碳化硅 半导体材料 异质结 vdmos 及其 制作方法 | ||
【主权项】：
1.具有部分碳化硅/硅半导体材料异质结的VDMOS，包括：/nN+型衬底(801)；/n位于N+型衬底(801)上表面的N型外延层；/n在N型外延层上部左、右两端区域分别形成的P型基区(7)；P型基区(7)中形成N+型源区(6)和P+沟道衬底接触(5)以及相应的沟道，其中N+型源区(6)与沟道邻接，P+沟道衬底接触(5)相对于N+型源区(6)位于远离沟道的一侧；/n栅氧化层(2)，位于N型外延层上表面中间区域，覆盖两处P型基区(7)的沟道及其之间的区域；/n栅极(3)，位于栅氧化层(2)上表面；/n源极，覆盖P+沟道衬底接触(5)与N+型源区(6)相接区域的上表面；两处源极(1、4)共接；/n漏极(9)，位于所述N+型衬底(801)下表面；/n其特征在于：/n所述N+型衬底(801)采用碳化硅材料；/n所述N型外延层由两部分构成：一部分为两处N型碳化硅外延层(802)，分别位于所述N+型衬底(801)上表面左、右两端区域；另一部分为N型硅外延层(803)，为T字型结构，基于所述N+型衬底(801)上表面中间区域和两处N型碳化硅外延层(802)的上表面，并邻接所述两处N型碳化硅外延层(802)的内侧面；两处P型基区(7)相应形成于所述N型硅外延层(803)上部的左、右两端区域，P型基区(7)的纵向边界延伸入相应的N型碳化硅外延层(802)内，即P型基区与N型碳化硅外延层形成的PN结位于N型碳化硅外延层内，沟道仍位于N型硅外延层(803)中；/n所述N型碳化硅外延层(802)的厚度和掺杂浓度由器件的耐压要求决定，N型碳化硅外延层(802)的掺杂浓度低于N+型衬底(801)的掺杂浓度。/n
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