[发明专利]一种加速芯片级电路时序分析方法有效
| 申请号： | 201910757658.X | 申请日： | 2019-08-15 |
| 公开（公告）号： | CN110457839B | 公开（公告）日： | 2023-04-07 |
| 发明（设计）人： | 吴玉平;陈岚 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | G06F30/3323 | 分类号： | G06F30/3323;G06F30/398;G06F15/78 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 吴梦圆 |
| 地址： | 100029 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供了一种加速芯片级电路时序分析方法，通过划分芯片级电路得到路径，检查路径之间的同构或准同构关系，检查路径之间的覆盖关系，根据路径之间的覆盖关系构建多叉树，基于多叉树的层次关系检查路径时序，在多叉数父节点上路径满足时序要求的情况下省略其子节点及其以下节点上路径的时序检查，从而加速芯片级电路时序检查。 | ||
| 搜索关键词： | 一种 加速 芯片级 电路 时序 分析 方法 | ||
【主权项】：
1.一种加速芯片级电路时序分析方法，其特征在于，步骤如下：/n步骤S1：通过对需要分析时序芯片级电路进行路径划分；/n步骤S2：确定路径之间的覆盖关系；/n步骤S3：根据路径之间的覆盖关系构建多叉树；/n步骤S4：基于所构建多叉树的层次关系检查路径时序。/n
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