[发明专利]一种记录数字逻辑设计工程工作状态的方法及系统有效
| 申请号： | 201910773124.6 | 申请日： | 2019-08-21 |
| 公开（公告）号： | CN110471810B | 公开（公告）日： | 2023-08-22 |
| 发明（设计）人： | 赵鑫鑫;李朋;秦刚;姜凯 | 申请（专利权）人： | 山东浪潮科学研究院有限公司 |
| 主分类号： | G06F11/22 | 分类号： | G06F11/22;G06F11/26 |
| 代理公司： | 济南信达专利事务所有限公司 37100 | 代理人： | 孙晶伟 |
| 地址： | 250100 山东省济*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明公开一种记录数字逻辑设计工程工作状态的方法及系统，涉及数字逻辑设计技术领域；利用记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，利用记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，设计工程开始数字逻辑设计工作后，利用记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。 | ||
| 搜索关键词： | 一种 记录 数字 逻辑设计 工程 工作 状态 方法 系统 | ||
【主权项】：
1.一种记录数字逻辑设计工程工作状态的系统，其特征是包括记录电路，并在记录电路中组建记录模块，记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，/n记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，/n设计工程开始数字逻辑设计工作后，记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。/n
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