[发明专利]一种半导体结构及其制作方法有效
| 申请号： | 201910908298.9 | 申请日： | 2019-09-25 |
| 公开（公告）号： | CN110660664B | 公开（公告）日： | 2022-05-17 |
| 发明（设计）人： | 羅興安;封铁柱;张高升;万先进 | 申请（专利权）人： | 长江存储科技有限责任公司 |
| 主分类号： | H01L21/311 | 分类号： | H01L21/311;H01L21/3213 |
| 代理公司： | 北京汉之知识产权代理事务所(普通合伙) 11479 | 代理人： | 陈敏 |
| 地址： | 430074 湖北省武汉市洪山区东*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明提供一种半导体结构及其制作方法，该方法包括以下步骤：提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。本发明可以扩大预期的CD工艺窗口，精准地控制目标CD，并有利于降低硬掩膜层薄膜厚度，降低硬掩膜开口轮廓变形，从而降低图形失真度，提升DVC性能。 | ||
| 搜索关键词： | 一种 半导体 结构 及其 制作方法 | ||
【主权项】：
1.一种半导体结构的制作方法，其特征在于，包括以下步骤：/n提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；/n形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；/n以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。/n
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
