[发明专利]一种基于FPGA的并串转换方法在审
| 申请号： | 201910990807.7 | 申请日： | 2019-10-18 |
| 公开（公告）号： | CN112685345A | 公开（公告）日： | 2021-04-20 |
| 发明（设计）人： | 白志强;李战行;于云翔;顾健;孙东芳;王茂义;张广月;潘少鹏 | 申请（专利权）人： | 北京华航无线电测量研究所 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100013 *** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种基于FPGA的并串转换方法，FPGA编写逻辑，将10bit并行数据添加起始位和停止位补成12bit并行数据，然后将12bit数据经过fifo转换到3倍时钟域下，再经过寄存器将12bit并行数据分为3个4bit并行数据，分别将3个4bit并行数据通过serdes转为3路串行数据，最终将3路串行数据合并为1路串行数据输出。本发明不但节省成本，降低功耗，而且节省了硬件上的空间。 | ||
| 搜索关键词： | 一种 基于 fpga 转换 方法 | ||
【主权项】：
暂无信息
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