[发明专利]多值逻辑宽位高速加法器在审
| 申请号： | 201911105173.9 | 申请日： | 2019-11-05 |
| 公开（公告）号： | CN112783472A | 公开（公告）日： | 2021-05-11 |
| 发明（设计）人： | 何群 | 申请（专利权）人： | 何群 |
| 主分类号： | G06F7/501 | 分类号： | G06F7/501 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 210009 江苏省南京市鼓*** | 国省代码： | 江苏;32 |
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| 摘要： | 一种多值逻辑宽位高速加法器。利用CMOS逻辑电路宽范的电压空间及较低的阈值，将电压值划分为不同等级使一个位点可表示多种数值。本发明以电压值划分4级的4进制加法运算说明其原理。采用改进的施密特门进行电压比较确定变量的值域以此进行保真寄存和总输入输出；采用状态逻辑化简将多值转为有权二值逻辑实现两位点的全加器，将4个的全加器分成为1组，用16组所构成64位点(相当于二进制的128位长)的宽位加法器，组内采用单链选通式进位方式而组间采用单链逻辑推挽式进位。与相应的CMOS加法器相比较，具有以下特点：每个位点可表示4种数值，相对于二值逻辑可增加一倍的位长且减少一倍的总线和存贮空间；每组进位时延仅为1个BJT管可减少了4个CMOS管进位时延；组与组之间一线单链进位联接，易于线性地位宽扩展。 | ||
| 搜索关键词： | 多值逻辑 高速 加法器 | ||
【主权项】：
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