[发明专利]一种基于FPGA低开销并行循环冗余校验方法及应用

摘要

本发明属于网络通信技术领域，公开了一种基于FPGA低开销并行循环冗余校验方法及应用，确定并行化参数，选择分组步进值s时，确定FPGA的型号，使分组步进值s等于FPGA的LUT的输入引脚数；计算大小为l×m的第一中间结果矩阵MD_1；计算QBn的计算结果，即大小为l×1的第二中间结果向量MD_2；计算大小为l×1的输出结果向量COUT。本发明选择分组步进值s时，首先确定FPGA的型号，然后使分组步进值s等于该款FPGA的LUT的输入引脚数，使LUT的利用率达到了100％，克服了现有技术中LUT资源利用率低的问题，使得本发明具有了LUT资源开销低的优点。