[发明专利]提高FPGA的片上乘加器资源使用率的方法和装置在审
| 申请号： | 202010653627.2 | 申请日： | 2020-07-08 |
| 公开（公告）号： | CN113919489A | 公开（公告）日： | 2022-01-11 |
| 发明（设计）人： | 李嘉树;张浩;卢冕 | 申请（专利权）人： | 第四范式（北京）技术有限公司 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063;G06N3/08;G06F15/78 |
| 代理公司： | 北京铭硕知识产权代理有限公司 11286 | 代理人： | 苏银虹;张云珠 |
| 地址： | 100085 北京市海淀区清*** | 国省代码： | 北京;11 |
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| 摘要： | 提供一种提高FPGA的片上乘加器资源使用率的方法和装置。针对FPGA的由预定数量的乘加电路构成的矩阵乘法器中的每个乘加电路，其输入端连接一个多路复用器，且输出端连接一个多路分路器，并执行以下操作：将k路输入发送到所述多路复用器；在k个时钟周期中，通过所述多路复用器将所述k路输入发送到所述乘加电路，其中，在每个时钟周期选择一路输入发送；在所述k个时钟周期中的每个时钟周期，通过乘加电路将相应的一路输出发送到所述多路分路器；在所述k个时钟周期中，通过所述多路分路器来输出相应的k路输出，其中，所述k路输出被发送到后续乘加电路所连接的多路复用器，其中，k为所述乘加电路的复用参数，其中，每个乘加电路包括一个乘加器。 | ||
| 搜索关键词： | 提高 fpga 上乘 资源 使用率 方法 装置 | ||
【主权项】：
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