[发明专利]基于多FPGA互联的DUT时钟信号恢复方法及系统在审
| 申请号： | 202011445207.1 | 申请日： | 2020-12-08 |
| 公开（公告）号： | CN112558684A | 公开（公告）日： | 2021-03-26 |
| 发明（设计）人： | 丁群;周缵;江吕锋;刘敢峰 | 申请（专利权）人： | 芯原微电子（上海）股份有限公司;芯原控股有限公司;芯原微电子（南京）有限公司 |
| 主分类号： | G06F1/08 | 分类号： | G06F1/08;G06F1/24 |
| 代理公司： | 上海光华专利事务所(普通合伙) 31219 | 代理人： | 倪静 |
| 地址： | 201203 上海市浦东新区中国(上海)自由*** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供基于多FPGA互联的DUT时钟信号恢复方法及系统。所述方法包括：用PLL反馈模式锁定互联的每个FPGA内部CLK_IN和CLK_OUT的相位；将时钟源经过clk_buffer分成多路，经过相同走线长度输入到每个FPGA的专用时钟引脚以作为所述PLL的输入，并输出DUT时钟信号；判断各FPGA输出的DUT时钟信号是否同相位，在输出的DUT时钟信号为不同相位的情况下，重置各个FPGA的PLL直至各FPGA输出的DUT时钟信号同相位。本发明对大型同步逻辑RTL的分割点无特殊要求，尤其适合大型同步逻辑在多个FPGA上的真实功能和性能验证；可以保证原有设计RTL的数据吞吐效率，不增加任何额外时钟级延时，且FPGA具有相当快的运行速度；配合SelectIO使用，可以进行大量信号跨FPGA互传，并且实现后FPGA工程时序易收敛。 | ||
| 搜索关键词： | 基于 fpga dut 时钟 信号 恢复 方法 系统 | ||
【主权项】：
暂无信息
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于芯原微电子（上海）股份有限公司;芯原控股有限公司;芯原微电子（南京）有限公司，未经芯原微电子（上海）股份有限公司;芯原控股有限公司;芯原微电子（南京）有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/202011445207.1/，转载请声明来源钻瓜专利网。
