[发明专利]SerDes模块时钟网络架构在审
| 申请号： | 202011504057.7 | 申请日： | 2020-12-18 |
| 公开（公告）号： | CN112636751A | 公开（公告）日： | 2021-04-09 |
| 发明（设计）人： | 项圣文;刘应 | 申请（专利权）人： | 深圳市紫光同创电子有限公司 |
| 主分类号： | H03L7/197 | 分类号： | H03L7/197 |
| 代理公司： | 深圳国新南方知识产权代理有限公司 44374 | 代理人： | 周雷 |
| 地址： | 518000 广东省深圳市南山区粤海*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明提供了一种SerDes模块时钟网络架构，包括参考时钟输入端口，多个数据传输通道，若干用户逻辑接口，若干分频支路和锁相环；所述参考时钟输入端口接收输入时钟并输送到所述锁相环，所述锁相环接收所述输入时钟并输出PLL输出时钟信号，所述PLL输出时钟信号输送到多个数据传输通道，以及，所述PLL输出时钟信号输送到所述分频支路、经分频后输出用户接口时钟并输送到用户逻辑接口；所述分频支路与所述用户逻辑接口一一对应。本发明的SerDes模块时钟网络架构，SerDes内部的PLL输出时钟信号给内部专用通道(数据传输通道)时，同时也分出若干分频支路，经过分频之后，输出给用户逻辑接口提供给FPGA使用。 | ||
| 搜索关键词： | serdes 模块 时钟 网络 架构 | ||
【主权项】：
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