[发明专利]锁相环电路及数字时间转换器误差消除方法在审
| 申请号： | 202110492050.6 | 申请日： | 2021-05-06 |
| 公开（公告）号： | CN113676178A | 公开（公告）日： | 2021-11-19 |
| 发明（设计）人： | 邱威豪;林昂生;阙资展 | 申请（专利权）人： | 联发科技股份有限公司 |
| 主分类号： | H03L7/087 | 分类号： | H03L7/087;G04F10/00 |
| 代理公司： | 深圳市威世博知识产权代理事务所(普通合伙) 44280 | 代理人： | 黎坚怡 |
| 地址： | 中国台湾新竹市*** | 国省代码： | 台湾;71 |
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| 摘要： | 本发明提供了一种锁相环(PLL)电路。锁相环(PLL)电路包括第一DTC，第一选择电路和第二选择电路。第一选择电路耦接第一DTC，第一选择电路接收参考信号和反馈信号，并根据选择信号将参考信号或反馈信号发送给第一DTC。第一DTC接收第一延迟控制信号，以抖动接收到的参考信号或反馈信号。第二选择电路耦接到第一DTC和第一选择电路，第二选择电路根据选择信号确定输出参考信号或输出反馈信号的路径。相应地，本发明还提供了一种数字时间转换器(DTC)误差消除方法，能够在锁相环(PLL)电路中减少DTC误差。 | ||
| 搜索关键词： | 锁相环 电路 数字 时间 转换器 误差 消除 方法 | ||
【主权项】：
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