[发明专利]使FPGA GTY bank同时接入4路时钟的电路及实现方法在审
| 申请号： | 202111578409.8 | 申请日： | 2021-12-22 |
| 公开（公告）号： | CN114461010A | 公开（公告）日： | 2022-05-10 |
| 发明（设计）人： | 孙静;宋猛;武岩 | 申请（专利权）人： | 天津光电通信技术有限公司 |
| 主分类号： | G06F1/12 | 分类号： | G06F1/12;H04J3/06 |
| 代理公司： | 天津中环专利商标代理有限公司 12105 | 代理人： | 胡京生 |
| 地址： | 300211*** | 国省代码： | 天津;12 |
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| 摘要： | 本发明涉及一种使FPGAGTYbank同时接入4路时钟的电路及实现方法，电路包括本地晶振G1、FPGA芯片U1、时钟芯片U2，时钟芯片U2具备4个DPLL，FPGAGTYbank支持两路时钟输入，又基于GTYbank时钟借用特性，可将相邻GTYbank时钟输入端的时钟，作为其输入时钟，这样，FPGA芯片U1的GTY bank有4路时钟输入，可以处理4路与时钟频率相匹配的高速信号。电路简单，可同时提供4路时钟；解决了多种信号同时处理的问题，并可同时满足高速信号对同步和异步时钟的需求。 | ||
| 搜索关键词： | fpga gty bank 同时 接入 时钟 电路 实现 方法 | ||
【主权项】：
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