[发明专利]一种减小FPGA芯片静态功耗的系统架构在审
| 申请号： | 202210041827.1 | 申请日： | 2022-01-14 |
| 公开（公告）号： | CN114386353A | 公开（公告）日： | 2022-04-22 |
| 发明（设计）人： | 余友志 | 申请（专利权）人： | 深存科技（无锡）有限公司 |
| 主分类号： | G06F30/343 | 分类号： | G06F30/343;G06F30/347;G06F119/06 |
| 代理公司： | 无锡市汇诚永信专利代理事务所(普通合伙) 32260 | 代理人： | 郭慧 |
| 地址： | 214000 江苏省无锡市*** | 国省代码： | 江苏;32 |
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| 摘要： | 本申请公开了一种减小FPGA芯片静态功耗的系统架构，涉及芯片领域，FPGA芯片包含最小逻辑资源块、IO管脚和功率控制网络；功率控制网络将最小逻辑资源块之间的逻辑器件互相连接，用于控制最小逻辑资源块的供电；功率控制网络与FPGA芯片的控制电源连接，并根据接收的控制信号控制控制电源对最小逻辑资源块的供电。本发明通过在FPGA芯片内部布局功率控制网络，以此达到对最小逻辑资源块的供电控制，对未布局和未使用的逻辑资源断开供电，减小静态功耗。 | ||
| 搜索关键词： | 一种 减小 fpga 芯片 静态 功耗 系统 架构 | ||
【主权项】：
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