[发明专利]一种芯片高速接口数据对齐的Layout实现方法在审
| 申请号： | 202210345599.7 | 申请日： | 2022-03-31 |
| 公开（公告）号： | CN114781320A | 公开（公告）日： | 2022-07-22 |
| 发明（设计）人： | 王琰;王兆辉;行涛;谷艳;谢应辉;方新嘉;乐立鹏;马城城 | 申请（专利权）人： | 北京时代民芯科技有限公司;北京微电子技术研究所 |
| 主分类号： | G06F30/396 | 分类号： | G06F30/396 |
| 代理公司： | 中国航天科技专利中心 11009 | 代理人： | 张辉 |
| 地址： | 100076 北*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种芯片高速接口数据对齐的Layout实现方法，对ASIC芯片多通道输出数据实现对齐，该方法通过获取高速接口相关网表中的时序器件，在物理布局前Fix相关时序器件，生成高速接口相关的时钟树，经时序路径分析后加入时钟补偿模块实现同步时钟树，以数据对齐调整模块对数据路径进行调整，用以实现芯片在高速多通道下接口输出数据对齐，对片外信号进行零偏差传输。采用本方法可减少高速接口数据的输出偏差，从而提高芯片的性能及稳定性。该方法可与通用设计EDA工具相结合，嵌入业界标准Layout版图设计流程。 | ||
| 搜索关键词： | 一种 芯片 高速 接口 数据 对齐 layout 实现 方法 | ||
【主权项】：
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