[其他]用低速器件合成565兆毕特/秒最长线性移位寄存器序列的电路无效
| 申请号： | 85106753 | 申请日： | 1985-09-10 |
| 公开（公告）号： | CN85106753B | 公开（公告）日： | 1988-06-29 |
| 发明（设计）人： | 李秉钧 | 申请（专利权）人： | 邮电部第五研究所 |
| 主分类号： | H03K5/156 | 分类号： | H03K5/156;H03M9/00 |
| 代理公司： | 邮电部专利服务中心 | 代理人： | 李东,姚景兰 |
| 地址： | 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明是用低速器件合成565兆毕特/秒最长线性移位寄存器序列的电路。它属于一种产生高速M序列，用于高速数字通信系统及其测试仪表电路。本发明是由三部分电路组成。速率为■的M序列发生器、组合逻辑电路和并串变换电路。本发明的特点在于经过组合逻辑电路和并串变换电路后，构成产生速率高达565Mb/s的M序列电路。由于本发明是采用现有商用器件来实现的，所以利用本发明当序列长度m增加时，只是增加低速器件，而高速器件的耗用量总是不变的。 | ||
| 搜索关键词： | 低速 器件 合成 565 兆毕特 最长 线性 移位寄存器 序列 电路 | ||
【主权项】：
1、一种用低速器件合成565兆毕特/秒最长线性移位寄存器序列的电路，本发明的特征在于其电路是由三部分组成：速率为的M序列发生器〔1〕，n可以取4或8；组合逻辑电路〔2〕，将〔1〕的一部分输出接入〔2〕，用模二加方法组合成速率为兆毕特/秒的n个输出支路的M序列；并串变换电路〔3〕，将组合逻辑的n个输出进行并行输入串行输出变换，得到一个速率为565兆毕特/秒的M序列输出。
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