[其他]用于数字信号的延迟电路无效
| 申请号： | 85107301 | 申请日： | 1985-10-07 |
| 公开（公告）号： | CN85107301A | 公开（公告）日： | 1986-07-09 |
| 发明（设计）人： | 索恩克·麦加特;雷纳·施威尔 | 申请（专利权）人： | 联邦德国ITT工业股份有限公司 |
| 主分类号： | H03K5/13 | 分类号： | H03K5/13 |
| 代理公司： | 中国国际贸易促进委员会专利代理部 | 代理人： | 余刚 |
| 地址： | 联邦德国7800弗赖*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 用这种电路，可 在数字电路系统中产生选择等于取样周期非整数倍的总延迟，其中的数字电路系统通过由固定频率的取样信号(fa)所定时的模拟-数字转换器从带限的模拟信号中形成数字信号(ds)。它也是用于数字电路系统的时钟信号。该电路包含具有等于取样周期延迟(V)的数字延迟组件(V1)；乘法器(m1)，它将其输入与另一非整数倍的小于1的部分-b输入相乘；乘法器(m2)，它将其输入与另一输入因子(1-b)相乘；一加法器(a1)以及由取样信号(fa)定时的峰值滤波器。 | ||
| 搜索关键词： | 用于 数字信号 延迟 电路 | ||
【主权项】：
1、用于数字信号(ds)的延迟电路，该数字信号是由固定频率的取样信号(fa)所定时的模拟-数字转换器从带限的模拟信号中形成的，而且，通过由取样信号周期的非整数倍而延迟数字信号，其特征在于有下列特性：第一数字延迟组件(V1)，它提供等于取样周期的延迟(V)，跟随其后的第一乘法器(m1)，用来将其输出乘以非整数倍的小于1的部分-b，它们一起构成了第一并联支路；乘以因子(1-b)的第二乘法器接在第二并联支路中；第一和第二输入端分别与第一和第二并联支路相连的第一加法器(a1)之后有一数字峰值滤波器(pf)，该滤波器是由取样信号(fa)定时的，而且如果可能，滤波器将在频率范围上升到取样频率一半之处对由两个支路和第一加法器(a1)形成的分支电路的幅-频响应进行补偿：
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于联邦德国ITT工业股份有限公司，未经联邦德国ITT工业股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/85107301/，转载请声明来源钻瓜专利网。
- 上一篇：带蒸汽-液体分离器的压缩致冷机
- 下一篇：后莫二糖类降血糖药的制备方法
