[发明专利]具有快速位移调整、长度为2的幂的伪噪声序列发生器

摘要

一种用以产生长度为2＃+[N]的加长PN序列的最大长度线性序列的伪随机噪声（PN）序列发生器，该PN发生器包括用以产生长度为2＃+[N]－1码元PN序列的电路，还包括在PN序列内的一个预定位置，至少插入一个附加码元的序列加长电路，从而提供一个长度为2＃+[N]码元的加长PN序列输出。此外，该发生器还可以包括序列移位电路，对掩码输入作出响应，以在输出的加长PN序列中提供一个预定的位移，而不会移位输出无效的变换周期。

主权项

1．一种伪随机噪声序列发生器，其特征在于，所述伪随机噪声序列发生器利用一个由外部时钟按预定时钟频率计时的线性序列移位寄存器，产生长度为2N-1码元的伪随机噪声序列，其中，N为非零正整数；所述线性序列移位寄存器具有多级寄存器，每级均有一个输出，用以按所述线性序列移位寄存器的每个时钟共同提供一个相应于所述线性序列移位寄存器状态的输出位；所述线性序列移位寄存器具有一个启动输入，用以按每个时钟周期来启动/阻塞所述伪随机噪声序列的产生；所述伪随机噪声序列发生器含有一个将由所述线性序列移位寄存器输出的所述伪随机噪声序列长度加长到2N码元序列的电路；所述伪随机噪声序列发生器还包括：第一N位比较器，它具有第一组N个输入端，另一组N个输入端和一个输出端，其第一组N个输入端中的每一端耦合至所述线性序列移位寄存器相应级的输出端；而另一组N个输入端中的每一端均用以接收一预定状态输入位；第一时钟延时寄存器，具有一个耦合至所述比较器输出端的数据输入端和一个输出端；第二时钟延时寄存器，具有一个耦合至所述第一时钟延时寄存器输出端的数据输入端以及一个输出端；第一逻辑电路，具有分别耦合至所述第一和第二延时寄存器输出端的一对输入端以及耦合至所述线性序列移位寄存器启动输入端的一个输出端，所述第一逻辑电路产生一个信号，用以在一个时钟周期内启动和阻塞所述线性序列移位寄存器。