[发明专利]半导体存储装置无效
| 申请号： | 95105153.9 | 申请日： | 1995-04-13 |
| 公开（公告）号： | CN1041250C | 公开（公告）日： | 1998-12-16 |
| 发明（设计）人： | 宫野信治;佐藤胜彦;矢部友章 | 申请（专利权）人： | 株式会社东芝 |
| 主分类号： | G11C7/00 | 分类号： | G11C7/00 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 王以平 |
| 地址： | 日本神*** | 国省代码： | 暂无信息 |
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| 摘要： | 在采用通过利用多个行译码器的输出的逻辑和来选择行、对多行同时存取的方式的场合，对于位于存储单元阵列一端的行，也能利用与此行对应的行译码器的输出和别的行译码器的输出的逻辑和来进行存取。$设置多于存储单元阵列的行地址数的行译码器１２以及与行地址数同数量的逻辑电路（１３、１４），通过逻辑电路，利用对互不相同的行地址进行译码的多个行译码器的输出的逻辑和，对相应的行的行门进行转换控制。 | ||
| 搜索关键词： | 半导体 存储 装置 | ||
【主权项】：
1.一种半导体存储装置，它具有存储单元按行列状排列的存储单元阵列、与所述存储单元阵列的各行对应地连接的多个行门；其特征在于包括：与分成所述存储器阵列的多个组的这些行的各组对应地设置的多条数据线，这些数据线共同地连接于各个对应组的各行的行门的一端处；行译码器群，按多于所述存储单元阵列的行地址数的数量，设置排列对指定所述存储单元阵列的行所用的行地址信号进行译码的行译码器；多个逻辑电路，对应于所述存储单元阵列中行地址不同的行地址，按与行地址数相同的数量来设置，对所述行译码器群中相互不同的行地址进行译码的预定的多个行译码器，其输出的逻辑和被用来对应的行的行门进行转换控制。
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