[发明专利]动态存储器无效
| 申请号： | 95118657.4 | 申请日： | 1995-09-22 |
| 公开（公告）号： | CN1096679C | 公开（公告）日： | 2002-12-18 |
| 发明（设计）人： | 荻原正毅;高濑觉;樱井清史 | 申请（专利权）人： | 株式会社东芝 |
| 主分类号： | G11C11/34 | 分类号： | G11C11/34 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 杜日新 |
| 地址： | 日本神*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明通过缩短DRAM芯片内的数据总线实现数据传送高速化，该DRAM中备有分割成多个配置，对分割成多组的工作进行控制的多个子阵列(11)，对应各子阵列平行于芯片的第一边(X)形成的，对来自对应的子阵列的读出放大器24的数据进行传送的多条数据线DQi，共同连接对应多个组中的各1个子阵列的数据线对其数据有选择的放大，平行于芯片第二边(Y)配置的多条数据线缓冲器多路转换器(12)，和与其相对应连接并平行于芯片第二边配置的多个数据输入/输出缓冲器(13)。 | ||
| 搜索关键词： | 动态 存储器 | ||
【主权项】：
1.一种半导体存储器器件，包括：在半导体衬底上形成的半导体芯片；在所述半导体芯片上形成的存储单元阵列，所述存储单元阵列包括组成存储单元群的子阵列，存储单元群沿第一和第二方向之一相互分离；在所述半导体衬底上形成的开关电路，且沿第二方向相互分开，每个开关电路连接每个存储单元群的一个子阵列；在所述半导体衬底上形成的数据缓冲电路，且沿第二方向相互分开，每个数据缓冲电路连接对应的一个开关电路；在所述半导体衬底上形成的输入/输出节点，且沿第二方向相互分开，每个输入/输出节点连接对应的一个数据缓冲电路；其中，所述数据缓冲电路和所述开关电路设置在所述输入/输出节点和所述子阵列之间。
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