[发明专利]串并行和并串行转换器无效
| 申请号： | 97197389.X | 申请日： | 1997-06-04 |
| 公开（公告）号： | CN1228886A | 公开（公告）日： | 1999-09-15 |
| 发明（设计）人： | A·艾利森;L·O·斯文森 | 申请（专利权）人： | 艾利森电话股份有限公司 |
| 主分类号： | H03K23/40 | 分类号： | H03K23/40;H03K27/00;H03M9/00 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 王勇,李亚非 |
| 地址： | 瑞典斯*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明涉及快速串并行和并串行转换器,其中包括分频器。串并行转换器包括移位寄存器(51)、输出寄存器(52)和分频器(40)。并串行转换器包括寄存器(61)和分频器(40)。所有寄存器(51,52,61)和分频器包括与某些输入时钟信号(CLK)连接的时钟输入端(CK0－CK7)。根据本发明,分频器(40)至少包括具有带有时控存储电路的与门的功能的两个电路(0－7)。每个电路包括一个时钟输入端(CK0－CK7),第一与输入端,第二与输入端(SE0－SE7)和输出两个与输入端(SDI0－SDI7,SE0－SE7)的与逻辑函数值的至少一个输出端(Q0－Q7)。各第一与输入端(SDI0－SDI7)彼此连接,并接到来自一个输出端(Q7)的反相信号。除第一电路(0)外,各第二与输入端(SE0－SE7)接到前面电路(0－6)的输出端(Q0－Q6)。最后。分频时钟信号(CLKdiv)可以取自一个输出端(Q4)。 | ||
| 搜索关键词： | 并行 串行 转换器 | ||
【主权项】：
1．一种分频器，用于对输入时钟信号(CLK)频率分开，所说分频器包括耦合到时钟输入信号(CLK)的时钟输入端(CK0-CK7)，其特征在于，分频器至少包括具有带时控存储电路的与门的功能的两个电路(0-7)，其中各个所说的电路包括一个时钟输入端(CK0-CK7)，第一与输入端(SDI0-SDI7)，第二与输入端(SE0-SE7)，和输出两个与输入端(SDI0-SDI7,SE0-SE7)的逻辑与函数值的至少一个输出端(Q0-Q7)；各第一与输入端(SDI0-SDI7)彼此连接，并接到来自一个输出端(Q7)的反相信号；除第一电路(0)外，各第二与输入端(SE0-SE7)接在一起，并接到前面电路(0-6)的输出端(Q0-Q6)；及分频时钟信号(CLKdiv)可以从一个输出端(Q4)取出。
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