[发明专利]数据处理装置无效
| 申请号： | 98108341.2 | 申请日： | 1998-05-21 |
| 公开（公告）号： | CN1212400A | 公开（公告）日： | 1999-03-31 |
| 发明（设计）人： | 坂下和広 | 申请（专利权）人： | 三菱电机株式会社 |
| 主分类号： | G06F13/00 | 分类号： | G06F13/00 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 于静 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 具备运算部分11和存储部分12的单元10a、10b被各自形成在单一半导体芯片上。在2个存储部分12上,以位片处理后的形式分担存储数据信号,2个运算部分11的每一个可以通过配线22、23利用存储在2个存储部分12的全部中的32位的数据信号。作为结合各半导体芯片之间的配线,只配设从2个存储部分向2个运算部分11传输数据信号的配线22、23。从而提高处理速度和运算部分可以利用的半导体存储器的存储容量。 | ||
| 搜索关键词： | 数据处理 装置 | ||
【主权项】：
1、一种数据处理装置，在该数据处理装置中具备：m(m≥2)个运算部分(11、13、51、141)；m个存储部分(12、14、132、142)；结合上述m个运算部分和上述m个存储部分的配线(20～30、41～45、70～73、75、120～123)，上述m个运算部分，分别具备m个CPU(1、61)，上述m个存储部分，分别具备m个半导体存储器(4、64、134)，上述m个半导体存储器，可以分别存储将包含规定上述m个CPU的动作的程序的，N(N≥2)位的数据信号列经过位片处理，从而使得每个数据信号各为L1、L2、…、Lm(L1、L2、…、Lm≥1；L1+L2+…+Lm=N)位后的数据信号，上述m个CPU，顺序读出存储在上述全部m个半导体存储器中的N位的数据信号，根据N位的数据信号顺序执行处理，上述m个运算部分和上述m个存储部分，其每一对，被形成在单独的单一半导体芯片(9)中。
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