[发明专利]减少集成电路制造过程中侧壁堆积的金属蚀刻方法无效

专利信息
申请号: 98114980.4 申请日: 1998-06-18
公开(公告)号: CN1204864A 公开(公告)日: 1999-01-13
发明(设计)人: 穆尼尔·D·纳依姆;斯图尔特·M·伯恩斯;南希·格雷科;史蒂夫·格雷科;维林德尔·格雷沃尔;厄内斯特·莱文;马萨金·纳里塔;布鲁诺·斯伯尔 申请(专利权)人: 西门子公司;株式会社东芝;国际商业机器公司
主分类号: H01L21/3065 分类号: H01L21/3065;H01L21/82;C23F4/00
代理公司: 柳沈知识产权律师事务所 代理人: 陶凤波
地址: 联邦德*** 国省代码: 暂无信息
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摘要: 一种用于在等离子处理室中蚀刻穿过一叠层上的选定部分的方法,所述叠层包括一金属化层;一第一阻挡层,它设置在所述金属化层附近;和一光致抗蚀剂层,它设置在所述金属化层上面,该方法包括使用高溅射成分蚀刻至少部分蚀刻穿过所述第一阻挡层;和使用低溅射成分蚀刻至少部分蚀刻穿过所述金属化层,所述低溅射成分蚀刻的溅射成分比所述高溅射成分蚀刻的溅射成分低。
搜索关键词: 减少 集成电路 制造 过程 侧壁 堆积 金属 蚀刻 方法
【主权项】:
1.一种用于在等离子处理室中蚀刻穿过一叠层上的选定部分的方法,所述叠层包括:一金属化层;一第一阻挡层,它设置在所述金属化层附近;和一光致抗蚀剂层,它设置在所述金属化层上面,该方法包括:使用高溅射成分蚀刻,至少部分蚀刻穿过所述第一阻挡层;和使用低溅射成分蚀刻,至少部分蚀刻穿过所述金属化层,所述低溅射成分蚀刻的溅射成分比所述高溅射成分蚀刻的溅射成分低。
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