[发明专利]插塞的制造方法无效

专利信息
申请号: 98115223.6 申请日: 1998-06-24
公开(公告)号: CN1239823A 公开(公告)日: 1999-12-29
发明(设计)人: 何青原;侯上勇 申请(专利权)人: 世大积体电路股份有限公司
主分类号: H01L21/768 分类号: H01L21/768;H01L21/28;H01L21/302
代理公司: 柳沈知识产权律师事务所 代理人: 陶凤波
地址: 台湾省新竹*** 国省代码: 台湾;71
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摘要: 一种插塞的制造方法,包括下列步骤,提供一基底,形成具有开口的介电层覆盖基底。然后形成黏着层覆盖开口,接着形成插塞物质覆盖位于开口中与介电层上的黏着层。然后回蚀插塞物质,并且使插塞物质的高度大约高于介电层上的黏着层。接着形成金属层覆盖钨层。上光致抗蚀剂,然后同时对金属层与介电层构图,使得插塞物质形成插塞。本发明的特征是保留部分插塞物质,使插塞物质的高度大约高于介电层上的黏着层。
搜索关键词: 制造 方法
【主权项】:
1.一种插塞的制造方法,包括下列步骤:提供一基底,该基底上形成有一介电层,其中该介电层上形成有一开口,并且该开口暴露出该基底上一设置用来电性导通的区域;形成一黏着层覆盖该基底上设置用来电性导通的区域、该介电层的表面与开口中介电层的侧壁;形成一插塞物质层覆盖开口中与介电层上的黏着层;回蚀该插塞物质层,并且使该插塞物质层的高度高于介电层上的黏着层;形成一金属层覆盖插塞物质层;上一光致抗蚀剂,并且暴露出所述金属层的一特定区域;以及蚀刻暴露出的金属层的所述特定区域与介电层上的插塞物质层直至大约暴露出介电层的所述表面,藉以使插塞物质层形成插塞。
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