[发明专利]便于改进沟槽腐蚀工艺的集成芯片虚设沟槽图形无效
| 申请号： | 99111967.3 | 申请日： | 1999-08-05 |
| 公开（公告）号： | CN1306305A | 公开（公告）日： | 2001-08-01 |
| 发明（设计）人： | 约翰·阿尔斯麦尔;加里·布罗纳;乔治·A·卡普利塔;理查德·克莱汉斯;K·保罗·穆勒;罗吉夫·M·雷纳德;克劳斯·罗伊斯那 | 申请（专利权）人： | 国际商业机器公司;西门子公司 |
| 主分类号： | H01L21/70 | 分类号： | H01L21/70;H01L21/3065 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 王永刚 |
| 地址： | 美国*** | 国省代码： | 暂无信息 |
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| 摘要： | 虚设沟槽用于研制中的沟槽布局,以解决包括微负载二次负载的负载效应。在研制中采用虚设沟槽能够预计不具有器件沟槽的最终设计负载的布局中的沟槽腐蚀协议,该协议可直接用于最终芯片形成,不需再设计。虚设沟槽还可以用于同时含逻辑和DRAM布局的芯片设计,以解决不良的负载效应,并允许对含不同逻辑布局的各种芯片采用共同的DRAM沟槽布局。 | ||
| 搜索关键词： | 便于 改进 沟槽 腐蚀 工艺 集成 芯片 虚设 图形 | ||
【主权项】：
1．一种布设用于开发中的集成芯片设计的沟槽级的深沟槽图案图形的方法，该方法包括：确定预计的最终芯片设计沟槽级半导体材料负载百分比；布设多个累积具有器件沟槽级半导体材料负载百分比的器件深沟槽图案，作为所说图形的一部分；及布设多个累积具有虚设沟槽级半导体材料负载百分比的虚设深沟槽图案，作为所说图形的一部分，其中虚设沟槽级半导体材料负载百分比等于预计最终设计沟槽级半导体材料负载百分比减去器件沟槽级半导体材料负载百分比。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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