[发明专利]可程序化频率与偏移的锁相环时钟产生电路

摘要

本发明提供一种可程序化频率与偏移的PLL时钟产生电路,可以程序化动态地改变信号的频率,以及程序化动态调整信号的偏移,以补偿时钟信号的负载变动所产生的信号偏移,其中以闭回路的PLL时钟产生电路有效控制时钟信号偏移的情形,并且如此可使采用此种PLL时钟产生电路的数字系统,例如电脑系统,能稳定的运作。

主权项

1．一种可程序化频率的PLL时钟产生电路，用以根据一参考信号产生一时钟信号，其特征是该PLL时钟产生电路包括：复数个第一除法器，每一该第一除法器的输入端接受该参考信号；一第一多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第一除法器的输出，并接受一第一选择信号的控制，用以选择将该些输入端之一连接至该输出端；复数个第二除法器，每一该第二除法器的输入端接受一回授信号；一第二多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第二除法器的输出，并接受一第二选择信号的控制，用以选择将该些输入端之一连接至该输出端；一PLL核心电路，具有一参考输入端、一回授输入端、及一输出端，该PLL核心电路依据该参考输入端与该回授输入端的信号相位差由该输出端产生一信号，该参考输入端耦接至该第一多路转换器的输出端，该回授输入端耦接至该第二多路转换器的输出端；复数个第三除法器，每一该第三除法器的输入端耦接至该PLL核心电路的输出端；一第三多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第三除法器的输出，该输出端输出该回授信号；以及一第四多路转换器，具有复数个输入端及一输出端，每一输入端分别接受每一该第三除法器的输出，并接受一第三选择信号的控制，用以选择将该些输入端之一连接至该输出端，该输出端输出该时钟信号。